5V9885TPFGI/5V9885T-024PFGI 3.3V EEPROM ΠΡΟΓΡΑΜΜΑΤΙΚΟ ΓΕΝΕΡΑΤΡΟ ΚΛΟΥΚΗΣ ΚΥΡΙΤΕΣ ICS
| ΔΕΔ | |
| Κατηγορία προϊόντος: | Γεννήτριες ρολογιών και υποστηρικτικά προϊόντα |
| RoHS: | Λεπτομέρειες |
| 5V9885T | |
| Προγραμματιζόμενος γεννήτης ρολογιού | |
| 400 MHz | |
| 500 MHz | |
| 6 Έκδοση | |
| 60 % | |
| 3.3 V | |
| 120 mA | |
| - 40 C. | |
| + 85 C | |
| Επενδύσεις | |
| TQFP-32 | |
| Τραπέζι | |
| Ετικέτα: | ΔΕΔ |
| Υψόμετρο: | 1.4 mm |
| Τζίτερ: | 200 ίππους |
| Διάρκεια: | 7 χιλιοστά |
| Ευαίσθητος στην υγρασία: | - Ναι, ναι. |
| Τύπος εξόδου: | Επικαιροποιημένα συστήματα ηλεκτρονικής επικοινωνίας |
| Τύπος προϊόντος: | Γεννήτριες ρολογιών |
| Υποκατηγορία: | Κύκλοι διακυβέρνησης ρολογιού και χρονόμετρου |
| Διάμετρο: | 7 χιλιοστά |
| Μέρος # Ψευδώνυμα: | Ειδικότερα: |
| Μονάδα βάρους: | 00,002568 ουγγιές |
Περιγραφή:
Το IDT5V9885T είναι προγραμματιζόμενη γεννήτρια ρολογιού που προορίζεται για υψηλής απόδοσης επικοινωνίες δεδομένων,
Οι εφαρμογές PLL είναι τρεις εσωτερικές, η κάθε μία μεμονωμένα.
Οι συχνότητες παράγονται από
Το ρολόι αναφοράς μπορεί να προέρχεται από μία από τις δύο περιττές εισόδους ρολογιού.
Η λειτουργία αυτόματης ή χειροκίνητης εναλλαγής επιτρέπει την επιλογή οποιουδήποτε από τα περιττά ρολόγια κατά την κανονική λειτουργία.
Το IDT5V9885T μπορεί να προγραμματιστεί με τη χρήση των διεπαφών I2C ή JTAG.
δίνει τη δυνατότητα προγραμματισμού της συσκευής κατά την κανονική λειτουργία της ή κατά την ενδοσυστημική λειτουργία
Η εσωτερική EEPROM επιτρέπει στον χρήστη να αποθηκεύει και να αποκαθιστά τη διαμόρφωση της συσκευής χωρίς να χρειάζεται
Το JTAG είναι επίσης υλοποιημένο.
ΕΠΙΤΡΟΠΗ:
• Τρία εσωτερικά PLL
• Εσωτερική μη πτητική EEPROM
• JTAG και FAST λειτουργία I2C σειριακές διεπαφές
• Περιοχές συχνότητας εισόδου: 1MHz έως 400MHz
• Περιοχές συχνότητας εξόδου: 4,9kHz έως 500MHz
• Κρίσταλδα εισόδου αναφοράς με προγραμματιζόμενο κέρδος ταλαντωτή και προγραμματιζόμενη γραμμική χωρητικότητα φορτίου
- Κρυστάλλινη περιοχή συχνοτήτων: 8MHz έως 50MHz
• Κάθε PLL διαθέτει ένα προ-μετρητή 8 bit και έναν διαιρέτη ανατροφοδότησης 12 bit
• 10bit post-divider μπλοκ
• Χωριστικά κλάσεων
• Δύο από τα PLL υποστηρίζουν τη δυνατότητα δημιουργίας εύρους φάσματος
• Πρότυπα I/O:
- Εκδόσεις - 3,3V LVTTL/ LVCMOS, LVPECL και LVDS
- Εισόδους - 3, 3V LVTTL/ LVCMOS
• Προγραμματιζόμενος έλεγχος της ταχύτητας στροφής
• Προγραμματιζόμενες ρυθμίσεις εύρους ζώνης
• Προγραμματιζόμενη αντιστροφή της εξόδου για τη μείωση της διμερούς αναταραχής
• Περιττές εισόδους ρολογιού με επιλογές αυτόματης και χειροκίνητης αλλαγής χωρίς προβλήματα
• JTAG Χωριακή σάρωση
• Ενεργοποίηση ή απενεργοποίηση ατομικής εξόδου
• Κατάσταση απενεργοποίησης
• 3.3VVDD
• Διατίθεται σε πακέτα TQFP και VFQFPN
